PoP疊層封裝工藝_百度百科

器件內置器件(PiP, Package in Package), 封裝內芯片通過金線鍵合堆疊到基板上,同樣的堆疊通過金線再將兩個堆疊之間的基板鍵合,然後整個封裝成一個元件便是PiP(器件內置 ... 反饋 分享 複製鏈接 請複製以下鏈接發送給好友 https://baike.baidu.hk/item/PoP疊層封裝工藝/8506636 複製 複製成功 PoP疊層封裝工藝 編輯 鎖定 本詞條缺少概述图，補充相關內容使詞條更完整，還能快速升級，趕緊來編輯吧！ PoP(PackageonPackage)堆疊裝配技術的出現更加模糊了一級封裝與二級裝配之間的界線，在大大提高邏輯運算功能和存儲空間的同時，也為終端用户提供了自由選擇器件組合的可能，生產成本也得以更有效的控制。

對於3G手機PoP無疑是一個值得考慮的優選方案。

勿庸置否，隨着小型化高密度封裝的出現，對高速與高精度裝配的要求變得更加關鍵。

相關的組裝設備和工藝也更具先進性與高靈活性。

元器件堆疊裝配（PackageonPackage）技術必須經受這一新的挑戰。

中文名 PoP疊層封裝工藝 外文名 PackageonPackage 目錄 1 市場及推動力 2 封裝結構 3 SMT工藝流程 PoP疊層封裝工藝市場及推動力 編輯 當前半導體封裝發展的趨勢是越來越多的向高頻、多芯片模塊(MCM)，系統集成(SiP)封裝，堆疊封裝(PiP,PoP)發展，從而傳統的裝配等級越來越模糊，出現了半導體裝配與傳統電路板裝配間的集成，如倒裝晶片(FlipChip)直接在終端產品裝配。

半導體裝配設備中的特徵功能開始出現在多功能精細間距貼片機上，同時具有較高的精度，又有助焊劑應用的功能。

可以説，元件堆疊技術是在業已成熟的倒裝晶片裝配技術上發展起來的。

自2003年前元件堆疊技術大部分還只是應用在閃存及一些移動記憶卡中，2004年開始出現了移動電話的邏輯運算單元和存儲單元之間的堆疊裝配。

在此財政年度內整個堆疊技術市場的平均增長率達60%。

預計到2009年增長率達21%，其中移動電話對於堆疊裝配技術的應用將佔整個技術市場的17%,3G手機，MPEG4將大量採用此技術。

移動通信產品關鍵是要解決”帶寬”的問題，通俗的講就是高速處理信號的能力。

這就需要新型的數字信號處理器，解決方案之一就是在邏輯控制器上放置一枚存儲器(通常為動態存儲器)，實現了小型化，功能也得以強化。

而成熟的倒裝晶片技術促成了這一技術大量應用的可能。

基本上我們可以利用現有的SMT現有的和下游資源及現成的物流供應鏈導入此技術進行大批量生產。

PoP疊層封裝工藝封裝結構 編輯 元器件內芯片的堆疊大部分是採用金線鍵合的方式(WireBonding),堆疊層數可以從2層到8層。

STMICRO聲稱迄今厚度達40微米的芯片可以從兩個堆疊到八個(SRAM,flash,DRAM)，40微米的芯片堆疊8個總厚度為1.6mm，堆疊兩個厚度為0.8mm。

器件內置器件(PiP,PackageinPackage),封裝內芯片通過金線鍵合堆疊到基板上,同樣的堆疊通過金線再將兩個堆疊之間的基板鍵合,然後整個封裝成一個元件便是PiP(器件內置器件)。

PiP封裝的外形高度較低，可以採用標準的SMT電路板裝配工藝，單個器件的裝配成本較低。

但由於在封裝之前單個芯片不可以單獨測試，所以總成本會高(封裝良率問題)，而且事先需要確定存儲器結構，器件只能由設計服務公司決定，沒有終端使用者選擇的自由。

元件堆疊裝配(PoP,PackageonPackage),在底部元器件上面再放置元器件，邏輯+存儲通常為2到4層，存儲型PoP可達8層。

外形高度會稍微高些，但是裝配前各個器件可以單獨測試，保障了更高的良品率，總的堆疊裝配成本可降至最低。

器件的組合可以由終端使用者自由選擇，對於3G移動電話，數碼相機等這是優選裝配方案。

各種堆疊封裝工藝成本比較電路板裝配層次的PoPAmkorPoP典型結構􀁺底部PSvfBGA(PackageStackableverythinfinepitchBGA)􀁺頂部StackedCSP(FBGA,finepitchBGA)底部PSvfBGA結構􀁺外形尺寸10-15mm􀁺中間焊盤間距0.65mm，底部􀁺焊球間距0.5mm(0.4mm)􀁺基板FR-5􀁺焊球材料63Sn37Pb/Pb-free頂部SCSP結構􀁺外形尺寸4-21mm􀁺底部球間距0.4-0.8mm􀁺基板Polyimide􀁺焊球材料63Sn37Pb/Pb-free􀁺球徑0.25-0.46mm底部元件和頂部元件組裝後的空間關係PoP裝配的重點是需要控制元器件之間的空間關係，如果它們之間沒有適當的間隙的話，那麼會有應力的存在，而這對於可靠性和裝配良率來講是致命的影響。

概括起來其空間關係有以下這些需要我們關注：􀁺底部器件的模塑高度(0.27-0.35mm)􀁺頂部器件迴流前焊球的高度與間距e1􀁺迴流前，頂部器件底面和底部元件頂面的間隙f1􀁺頂部器件迴流後焊球的高度與間距e2􀁺迴流後，頂部器件底面和底部元件頂面的間隙f2而影響其空間關係的因素除了基板和元器件設計方面，還有基板製造工藝，元件封裝工藝以及SMT裝配工藝，以下都需要加以關注的方面:􀁺焊盤的設計􀁺阻焊膜窗口􀁺焊球尺寸􀁺焊球高度差異􀁺蘸取的助焊劑或錫膏的量􀁺貼裝的精度􀁺迴流環境和温度􀁺元器件和基板的翹曲變形􀁺底部器件模塑厚度 PoP疊層封裝工藝SMT工藝流程 編輯 典型的SMT工藝流程:1.非PoP面元件組裝(印刷、貼片、迴流和檢查)2.PoP面錫膏印刷3.底部元件和其它器件貼裝4.頂部元件蘸取助焊劑或錫膏5.頂部元件貼裝6.迴流焊接及檢測頂層CSP元件這時需要特殊工藝來裝配了，由於錫膏印刷已經不可能，除非使用特殊印刷鋼網(多餘設備和成本,工藝複雜),將頂層元件浸蘸助焊劑或錫膏後以低壓力放置在底部CSP上。

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