16/14納米FinFET技術前景佳　業者不畏挑戰投入發展

雖然半導體產業轉型至16/14納米鰭式場效電晶體(FinFET)製程的過程艱困且昂貴，包括製造時間、測試技術、封裝技術等等都是挑戰。

不過，FinFET有利於高容量專用積體電路(ASIC)與系統單晶片(SoC)發展，業者不畏挑戰相繼投入研發。

據Semiconductor Engineering網站報導，FinFET提供更多電晶體與最佳化產出空間，可於晶片上部署更多存儲器、線路、處理器，此外，漏電流受到良好控制，因此散熱佳、速度快。

新思科技(Synopsys)一項調查指出，目前已有多達200件FinFET設計定案(tape out)。

而鰭式三閘極技術費時近20年，才真正達到有效控制電流，防止裝置關閉後電池持續漏電。

然而，16/14納米的微影(lithography)技術、電子設計自動化(Electronic Design Automation；EDA)、晶片處理技術尚未成熟。

16/14納米製程下極紫外光(EUV)微影技術的延宕時間、動態動力密度增加、以及矽晶片上的元件增加，都增添不少晶片製造成本。

高通(Qualcomm)工程部副總裁Karim Arabi指出，28納米以下製程難以將成本壓低至符合經濟效益，10納米製程技術或許有些機會，但仍需創新EDA技術與結構革新研發才能達成。

FinFET製程節點的主要考量之一，在於晶片上元件大幅增加，而研究人員得找出新的技術工具與方法，使所有元件成功相互溝通。

研發人員需要3D模型來視覺化元件之間的互動、需要處理更多資料，資料探勘已成必然，而EDA供應商也需要隨時升級技術工具。

現有雙重曝光技術(double patterning)就已經產生龐大資料量，而等到進入新的製程節點，像是10納米的三重或四重曝光、7納米的八重曝光，就勢必有愈來愈大的資料量要處理。

電晶體區塊大小增加後，執行時間、性能、存儲器等都會受影響。

而晶片的運行速度、選項、周轉時間(turnaround time)也相當重要，如果欲在成本考量下保有精確度與時間，則必須在中段或後段采新式技術。

此外，因為電壓低，變異性造成的影響也會變大。

而寄生元件參數擷取(parasitic extraction)也是一大問題，尤其影響到晶片製造時程、面積、以及效能。

這主要是因為電路結構邊界(corner)數量增加，儘管這些邊界伴隨晶圓製造流程的受限設計規則(Restrictive Design Rules；RDR)，規則不斷增多使得確實追蹤仍有相當難度，到了10納米製程、甚至是7納米製程狀況會更嚴重。

這些問題到後矽測試(post-silicon testing)時才會浮現，但許多廠商卻為節省時間成本而希望省略測試步驟。

Cypress Semiconductor資深設計工程處長Bo Gao表示，在消費市場，只要產品遲一個月推出就等於替產品宣告死刑，甚至可能損失整年收益。

而公司產品成功的關鍵，在於把握製程每一道步驟，即使只是10分鐘的執行時間，從晶片上面的數百道執行程序與多重步驟來看，累積起來也是個可觀數字。

工具與設備製造商仍在觀望晶片業者是否會一腳踏入FinFET領域，還是會繼續留在28納米製程技術、使用全空乏絕緣上覆矽(Fully Depleted Silicon On Insulator；FD-SOI)，或是走入其他製程領域。

由於FinFET不適合採用類比設計，未來趨勢很可能是結合多種晶片處理技術的封裝，不論是2.5D、3D、或其他結構皆然。

而這不但牽涉到EDA工具，也攸關IP結構以及如何透過IP執行與分析。

28納米與16/14納米製程愈趨複雜後，致使晶片更大、更貴、也更慢。

英特爾(Intel)、益華電腦(Cadence)、安謀(ARM)、明導國際(Mentor Graphics)等公司都正準備轉型走向堆疊晶片(Stack Die)技術，益華電腦甚至已推動系統級封裝(SiP)數十年。

許多IP與封裝產業廠商都躍躍欲試，因為此技術一旦成熟，將帶來全新市場機會。

專家分析，16/14納米後的發展趨勢很可能是10納米製程，台積電已開始投入10納米製程技術研發。

不過，10納米製程的未來發展如何仍是未知數，還得先看16/14納米製程發展狀況而定。

360°：寄生元件參數擷取在電子設計自動化中，寄生元件參數擷取(parasitic extraction)是寄生效應於設計裝置及所需的電子電路的有線介面兩者之間的計算，包含：詳細設備參數、寄生電容、寄生電阻、寄生電感(parasitic inductances) (通常稱作寄生器件、寄生元件或簡稱作parasitics)。

寄生元件參數擷取的主要目的是創建該電路的精確的模擬模型，詳細的類比以仿效精確的數據並模擬電路回應。

數據電路回應常常用於填充信號延遲和裝載計算資料庫，比如：定時數據分析、電路仿真和信號完整性分析。

模擬電路通常以詳細的測試平台上運行，以表明是否額外寄生擷取仍將允許設計的電路運作。

早期的集成電路(integrated circuits)的布線影響是可以忽略不計，並且電線不被認為是該電路的電子元件。

然而在互聯的0.5微米技術節點的電阻和電容的下方開始對電路性能形成顯著的衝擊，互聯的收縮過程技術電感的影響也變得很重要。

互連寄生效應主要包括：信號延遲、信號噪音、IR下降(電壓的電阻成分)。

在產業合作上，2013年台積電曾與新思科技(Synopsys)合作，就設計工具進行16納米FinFET V1.0版驗證，合作內容包含元件模型模擬(device modeling)和寄生元件參數擷取。

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