台積電16nm OIP 3套參考流程確立

來源： 鉅亨網 發布者：鉅亨網

熱度0票 【共0條評論】【我要評論】 時間：2013年9月17日 18:08

台積電今天宣布16奈米OIP 3套全新參考設計流程確立。

(圖：台積電提供)

台積電(2330-TW)(TSM-US)今(17)日宣布，在開放創新平台（OIP）架構下成功推出3套全新經過矽晶驗證的參考流程，協助客戶實現16FinFET系統單晶片（SoC）與三維晶片堆疊封裝設計；同時更可提供客戶即時靈活、創新、客制化的設計生態環境進而提升未來行動與企業運算產品的效能。

台積電16奈米製程開發馬不停蹄，自今年4月與ARM共同宣布，完成首件採用16奈米FinFET製程ARM Cortex-A57處理器設計定案能進一步提升未來行動與企業運算產品的效能，包括高階電腦、平板電腦與伺服器等具備高度運算應用的產品後，今天再度宣布推出16奈米的3套全新參考流程。

台積電錶示，電子設計自動化領導廠商與該公司已透過多種晶片測試載具合作開發並完成這些參考流程的驗證。

台積電研究發展副總經理侯永清指出，這些參考流程讓設計人員能夠立即採用台積公司的16FinFET製程技術進行設計，並且為發展穿透電晶體堆疊（TTS）技術的三維積體電路鋪路。

對於台積電及其開放創新平台設計生態環境夥伴而言，及早並完整地提供客戶先進的矽晶片與生產技術著實是一項重大的里程碑。

台積電16FinFET數位參考流程使用ARM CortexTM-A15多核心處理器做為驗證載具，協助設計人員採用此項新技術克服與FinFET結構相關的挑戰，包括複雜的三維電阻電容模型（3D RC Modeling）與量化元件寬度（Quantized Device Width）。

台積電16FinFET客制化設計參考流程藉由解決在16FinFET製程下複雜度提升的挑戰來協助客戶實現客制化設計，並提供符合16奈米製造及可靠性之設計法則。

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