硬體描述語言Verilog HDL基礎

硬體描述語言Verilog HDL類似於高級程序設計語言（如C語言等），它是一種以文本形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示更複雜的數字邏輯系統所完成的邏輯功能。

人們還可以用HDL編寫設計說明文檔，這種文檔易於存儲和修改，適用於不同的設計人員之間進行技術交流，還能被計算機識別和處理，計算機對HDL的處理包括兩個方面:邏輯仿真和邏輯綜合。

邏輯仿真是指用計算機仿真軟體對數字邏輯電路的結構和行為進行預測，仿真器對HDL描述進行解釋，以文本形式或時序波形圖形式給出電路的輸出。

在電路被實現之前，設計人員根據仿真結果可以初步判斷電路的邏輯功能是否正確。

在仿真期間，如果發現設計中存在的錯誤，可以對HDL描述進行修改，直至滿足設計的要求為止。

邏輯綜合是指從HDL描述的數字邏輯電路模型中導出電路基本元件列表以及元件之間的連接關係的過程。

它類似於高級程序設計語言中對一個程序進行編譯，得到目標代碼的過程。

所不同的是，邏輯綜合不會產生目標代碼，而是產生門級元件及其連接關係的資料庫，根據這個資料庫可以製作出集成電路或印製電路板。

硬體描述語言早期較為流行的是ABEL，目前使用廣泛的有兩種硬體語言:VHDL和Verilog。

VHDL是在20世紀80年代中期由美國國防部支持開發出來的，約同一時期，由Cateway Design Automation公司開發出Verilog。

兩種HDL均為IEEE標準。

由於這兩種語言的功能都很強大，在一般的應用設計中，設計者使用任何一種語言都可以完成自己的任務，但Verilog的句法根源出自通用的C語言，較VHDL易學易用。