PLD 技術概述

第1章 PLD技術概述

當今社會是數字化的社會，是數字集成電路廣泛應用的社會。

數字集成電路本身在不 斷地進行更新換代，它由早期的電子管、電晶體、小中規模集成電路，發展到超大規模集 成電路(VLSI)以及許多具有特定功能的專用集成電路。

但是，隨著微電子技術的發展， 設計與製造集成電路的任務已不完全由半導體廠商來獨立承擔。

系統設計師們更願意自己 設計專用集成電路ASIC(Application Specific IC)晶片，而且希望 ASIC 的設計周期盡可 能短，最好是在實驗室里就能設計出合適的 ASIC 晶片，並且能立即投入實際應用之中。

因而出現了現場可編程邏輯器件(FPLD)，其中應用最廣泛的當屬現場可編程門陣列 (FPGA)和複雜可編程邏輯器件(CPLD)。

設計準備

設計準備是指設計者在進行設計之前，依據任務要求，確定系統所要完成的功能及復 雜程度，器件資源的利用、成本等所要做的準備工作，如進行方案論證、系統設計和器件 選擇等。

設計輸入

設計輸入是指將 PLD 設計的系統或電路按照 EDA 開發軟體要求的某種形式表示出來， 並送入計算機的過程。

設計輸入有多種方式，包括採用硬體描述語言(如 AHDL、VHDL 和 Verilog HDL 等)進行設計的文本輸入方式、圖形輸入方式和波形輸入方式，或者採用 文本、圖形兩者混合的設計輸入方式。

也可以採用自頂向下(Top-Down)的層次結構設計 方法，將多個輸入文件合併成一個設計文件等。

1. 圖形輸入方式

圖形輸入也稱為原理圖輸入，這是一種最直接的設計輸入方式，它使用軟體系統提供 的元器件庫及各種符號和連線畫出設計電路的原理圖，形成圖形輸入文件。

這種方式大多 用在對系統及各部分電路很熟悉的情況下，或在系統對時間特性要求較高的場合。

優點是容易實現仿真，便於信號的觀察和電路的調整。

2. 文本輸入方式

文本輸入是指採用硬體描述語言進行電路設計的方式。

硬體描述語言有普通硬體描述 語言和行為描述語言，它們用文本方式描述設計和輸入。

普通硬體描述語言有 AHDL、CUPL 等，它們支持邏輯方程、真值表、狀態機等邏輯表達方式。

行為描述語言是目前常用的高層硬體描述語言，包括 VHDL、Verilog HDL 等，它們 具有很強的邏輯描述和仿真功能，可實現與工藝無關的編程與設計，可以使設計者在系統 設計、邏輯驗證階段便確立方案的可行性，而且輸入效率高，在不同的設計輸入庫之間轉 換也非常方便。

運用 VHDL 或 Verilog HDL 硬體描述語言進行設計已是當前的趨勢。

3. 波形輸入方式

波形輸入主要用於建立和編輯波形設計文件以及輸入仿真向量和功能測試向量。

波形 設計輸入適用於時序邏輯和有重複性的邏輯函數，系統軟體可以根據用戶定義的輸入/輸出 波形自動生成邏輯關係。

波形編輯功能還允許設計者對波形進行複製、剪切、粘貼、重複與伸展，從而可以用 內部節點、觸發器和狀態機建立設計文件，並將波形進行組合，顯示各種進位的狀態值。

還可以通過將一組波形重疊到另一組波形上，對兩組仿真結果進行比較。

設計處理

設計處理是 PLD 設計中的核心環節。

在設計處理階段，編譯軟體將對設計輸入文件進 行邏輯化簡、綜合和優化，並適當地用一片或多片器件自動地進行適配，最後產生編程用 的編程文件。

設計處理主要包括設計編譯和檢查、邏輯優化和綜合、適配和分割、布局和 布線、生成編程數據文件等過程。

1. 設計編譯和檢查

設計輸入完成之後，將立即進行編譯。

在編譯過程中首先進行語法檢驗，如檢查原理 圖的信號線有無漏接，信號有無雙重來源，文本輸入文件中關鍵詞有無錯誤等各種語法錯 誤，並及時標出錯誤的位置信息報告，供設計者修改。

然後進行設計規則檢驗，檢查總的 設計有無超出器件資源或規定的限制並將編譯報告列出，指明違反規則和潛在不可靠電路 的情況以供設計者糾正。

2. 邏輯優化和綜合

邏輯優化主要包括面積優化和時間優化。

面積優化的目的是使設計所占用的 PLD 中的 邏輯元件(Logic Elements，簡稱 LE 或 LEs)數最少。

時間優化是指設計電路的輸入信號 經過最短的路逕到達輸出，使傳輸延遲時間最小。

綜合的目的是將多個模塊化設計文件合 並為一個網表文件，並使層次設計平面化(即展平)。

3. 適配和分割

在適配和分割過程，確定優化以後的邏輯能否與下載目標器件 CPLD 或 FPGA 中的宏 單元和 I/O 單元適配，然後將設計分割為多個便於適配的邏輯小塊形式映射到器件相應的 宏單元中。

如果整個設計不能裝入一片器件時，可以將整個設計自動分割成多塊並裝入同 一系列的多片器件中去。

分割工作可以全部自動實現，也可以部分由用戶控制，還可以全部由用戶控制進行。

分割時應使所需器件數目和用於器件之間通信的引腳數目儘可能少。

4. 布局和布線

布局和布線工作是在設計檢驗通過以後由軟體自動完成的，它能以最優的方式對邏輯 元件布局，並準確地實現元件間的布線互連。

布局和布線完成後，軟體會自動生成布線報 告，提供有關設計中各部分資源的使用情況等信息。

5. 生成編程數據文件

設計處理的最後一步是產生可供器件編程使用的數據文件。

對 CPLD 來說，是產生熔 絲圖文件，即 JEDEC 文件(電子器件工程聯合會制定的標準格式，簡稱 JED 文件);對 於 FPGA 來說，是生成位流數據文件 BG(Bit-stream Generation)。

設計校驗

設計校驗過程包括功能仿真和時序仿真，這兩項工作是在設計處理過程中同時進行的。

功能仿真是在設計輸入完成之後，選擇具體器件進行編譯之前進行的邏輯功能驗證，因此 又稱為前仿真。

此時的仿真沒有延時信息或者有由系統添加的微小標準延時，這對於初步 的功能檢測非常方便。

仿真前，要先利用波形編輯器或硬體描述語言等建立波形文件或測 試向量(即將所關心的輸入信號組合成序列)，仿真結果將會生成報告文件和輸出信號波 形，從中便可以觀察到各個節點的信號變化。

若發現錯誤，則返回設計輸入中修改邏輯 設計。

時序仿真是在選擇了具體器件並完成布局、布線之後進行的時序關係仿真，因此又稱 為後仿真或延時仿真。

由於不同器件的內部延時不一樣，不同的布局、布線方案也給延時 造成不同的影響，因此在設計處理以後，對系統和各模塊進行時序仿真、分析其時序關係、 估計設計的性能以及檢查和消除競爭冒險等是非常有必要的。

器件編程

編程是指將設計處理中產生的編程數據文件通過軟體放到具體的可編程邏輯器件中 去。

對 CPLD 器件來說是將 JED 文件下載(Down Load)到 CPLD 器件中去，對 FPGA 來 說是將位流數據 BG 文件配置到 FPGA 中去。

器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。

普通的 CPLD器件和一次性編程的 FPGA 需要專用的編程器完成器件的編程工作。

基於 SRAM 的 FPGA 可以由 EPROM 或其他存儲體進行配置。

在系統的可編程器件(ISP-PLD)則不需要專門的 編程器，只要一根與計算機互連的下載編程電纜就可以了。

器件測試和設計驗證

器件在編程完畢之後，可以用編譯時產生的文件對器件進行檢驗、加密等工作，或采 用邊界掃描測試技術進行功能測試，測試成功後才完成其設計。

設計驗證可以在 EDA 硬體開發平台上進行。

EDA 硬體開發平台的核心部件是一片可 編程邏輯器件 FPGA 或 CPLD，再附加一些輸入輸出設備，如按鍵、數碼顯示器、指示燈、 喇叭等，還提供時序電路需要的脈衝源。

將設計電路編程下載到 FPGA 或 CPLD 中後，根 據 EDA 硬體開發平台的操作模式要求，進行相應的輸入操作，然後檢查輸出結果，驗證設 計電路。

VHDL

VHDL 是超高速集成電路硬體描述語言(Very High Speed Integrated Circuit Hardware Description Language)的縮寫，在美國國防部的支持下於 1985 年正式推出，是目前標準化 程度最高的硬體描述語言。

IEEE(Institute of Electrical and Electronics Engineers)於 1987 年將 VHDL 採納為 IEEE#1076 標準。

VHDL 經過十幾年的發展、應用和完善，以其強大的 系統描述能力、規範的程序設計結構、靈活的語言表達風格和多層次的仿真測試手段，在 電子設計領域受到了普遍的認同和廣泛的接受，成為現代 EDA 領域的首選硬體描述語言。

目前，流行的 EDA 工具軟體全部支持 VHDL，它在 EDA 領域的學術交流、電子設計的存 檔、專用集成電路(ASIC)設計等方面，擔任著不可缺少的角色。

專家認為，在 21 世紀 中，VHDL 與 Verilog VHD 語言將承擔起幾乎全部的數字系統設計任務。

顯然，VHDL 是 現代電子設計師必須掌握的硬體設計計算機語言。

概括起來，VHDL 有以下特點:

1 VHDL 具有強大的功能，覆蓋面廣，描述能力強。

VHDL 支持門級電路的描述，也 支持以寄存器、存儲器、總線及運算單元等構成的寄存器傳輸級電路的描述，還支持以行 為算法和結構的混合描述為對象的系統級電路的描述。

2 VHDL 有良好的可讀性。

它可以被計算機接受，也容易被讀者理解。

用 VHDL 書 寫的源文件，既是程序又是文檔，既是工程技術人員之間交換信息的文件，又可作為合同 簽約者之間的文件。

3 VHDL 具有良好的可移植性。

作為一種已被 IEEE 承認的工業標準，VHDL 事實上 已成為通用的硬體描述語言，可以在各種不同的設計環境和系統平台中使用。

4 使用 VHDL 可以延長設計的生命周期。

用 VHDL 描述的硬體電路與工藝無關，不 會因工藝而使描述過時。

與工藝有關的參數可以通過 VHDL 提供的屬性加以描述，工藝改 變時，只需要修改相應程序中的屬性參數即可。

5 VHDL 支持對大規模設計的分解和已有設計的再利用。

VHDL 可以描述複雜的電路 系統，支持對大規模設計的分解，由多人、多項目組來共同承擔和完成。

標準化的規則和 風格，為設計的再利用提供了有力的支持。

6 VHDL 有利於保護智慧財產權。

用 VHDL 設計的 ASIC，在設計文件下載到集成電路 時可以採用一定保密措施，使其不易被破譯和竊取。

Verilog HDL

VerilogHDL 也是目前應用最為廣泛的硬體描述語言，並被 IEEE 採納為 IEEE#1064-1995 標準和 IEEE#1064-2001 標準。

Verilog HDL 可以用來進行各種層次的邏輯 設計，也可以進行數字系統的邏輯綜合、仿真驗證和時序分析。

Verilog HDL 適合算法級 (Algorithm)、寄存器傳輸級(RTL)、邏輯級(Logic)、門級(Gate)和版圖級(Layout) 等各個層次的電路設計和描述。

採用 Verilog HDL 進行電路設計的最大優點是其與工藝無關性，這使得設計者在進行 電路設計時可以不必過多考慮工藝實現的具體細節，只需要根據系統設計的要求施加不同 的約束條件，即可設計出實際電路。

實際上，利用計算機的強大功能，在 EDA 工具的支持 下，把邏輯驗證與具體工藝庫相匹配，將布線及延遲計算分成不同的階段來實現，從而能 夠減少設計者的繁重勞動。

Verilog HDL 和 VHDL 都是用於電路設計的硬體描述語言，並且都已成為 IEEE 標準。

Verilog HDL 也具有與 VHDL 類似的特點，稍有不同的是 Verilog HDL 早在 1983 年就已經 推出，至今已有二十多年的應用歷史，因而 Verilog HDL 擁有廣泛的設計群體，其設計資 源比 VHDL 豐富。

另外 Verilog HDL 是在 C 語言的基礎上演化而來的，因此只要具有 C 語 言的編程基礎，就很容易學會並掌握這種語言。

常用 EDA 工具

EDA 工具在 PLD 技術應用中占據極其重要的位置，EDA 的核心是利用計算機完成電 路設計的全程自動化，因此基於計算機環境下的 EDA 工具軟體的支持是必不可少的。

用 EDA 技術設計電路可以分為不同的技術環節，每一個環節中必須有對應的軟體包或 專用的 EDA 工具獨立處理。

EDA 工具大致可以分為設計輸入編輯器、仿真器、HDL 綜合 器、適配器(或布局布線器)和下載器(或編程器)這 5 個模塊。

設計輸入編輯器

通常專業的 EDA 工具供應商或各可編程邏輯器件廠商都提供 EDA 開發工具，在這些 EDA 開發工具中都含有設計輸入編輯器，如 Xilinx 公司的 Foundation，Altera 公司的 MAX+PLUS II 和 Quartus II 等。

一般的設計輸入編輯器都支持圖形輸入和 HDL 文本輸入。

圖形輸入通常包括原理圖輸 入、狀態圖輸入和波形圖輸入 3 種常用方法。

原理圖輸入方式沿用傳統的數字系統設計方 式，即根據設計電路的功能和控制條件，畫出設計的原理圖或狀態圖或波形圖，然後在設 計輸入編輯器的支持下，將這些圖形輸入到計算機中，形成圖形文件。

圖形輸入方式與 Protel 作圖相似，設計過程形象直觀，而且不需要掌握硬體描述語言， 便於初學或教學演示。

但圖形輸入方式存在沒有標準化、圖形文件兼容性差不便於電路模 塊的移植和再利用等缺點。

HDL 文本輸入方式與傳統的計算機軟體語言編輯輸入基本一致，就是在設計輸入編輯 器的支持下，使用某種硬體描述語言對設計電路進行描述，形成 HDL 源程序。

HDL 文本 輸入方式克服了圖形輸入方式存在的所有弊端，為 EDA 技術的應用和發展打開了一個廣闊 的天地。

當然，在用 EDA 技術設計電路時，也可以充分利用圖形輸入與 HDL 文本輸入方式各 自的優勢，將它們結合起來，進而實現一個複雜的電路系統的設計。

仿真器

在 EDA 技術中仿真的地位非常重要，行為模型的表達、電子系統的建模、邏輯電路的 驗證以及門級系統的測試，每一步都離不開仿真器的模擬檢測。

在 EDA 發展的初期，快速 地進行電路邏輯仿真是當時的核心問題，即使在現在，各個環節的仿真仍然是整個 EDA 設 計流程中最重要、最耗時的步驟。

因此，仿真器的仿真速度、仿真的準確性和易用性成為 衡量仿真器的重要指標。

按仿真器對硬體描述語言不同的處理方式，可以分為編譯型仿真器和解釋型仿真器。

編譯型仿真器速度較快，但需要預處理，因此不能及時修改;解釋型仿真器的速度一般， 但可以隨時修改仿真環境和條件。

幾乎每個 EDA 廠商都提供基於 Verilog HDL 和 VHDL 的仿真器。

常用的仿真器有 Model Technology 公司的 Modelsim，Cadence 公司的 Verilog-XL 和 NC-Sim，Aldec 公司的 Active HDL，Synoposys 公司的 VCS 等。

HDL 綜合器

硬體描述語言誕生的初衷是用於設計邏輯電路的建模和仿真，但直到 Synoposys 公司 推出了 HDL 綜合器後，才使 HDL 能夠直接用於電路設計。

HDL 綜合器是一種將硬體描述語言轉化為硬體電路的重要工具軟體，在使用 EDA 技 術實施電路設計過程中，HDL 綜合器完成電路化簡、算法優化、硬體結構細化等操作。

HDL 綜合器在把可綜合的 HDL(Verilog HDL 或 VHDL)轉化為硬體電路時，一般要經過兩個 步驟:第 1 步是 HDL 綜合器對 Verilog HDL 或 VHDL 進行處理分析，並將其轉換成電路 結構或模塊，這時是不考慮實際器件實現的，即完全與硬體無關，這個過程是一個通用電 路原理圖形成的過程;第 2 步是對應實際實現目標器件的結構進行優化，並使之滿足各種 約束條件，優化關鍵路徑等。

HDL 綜合器的輸出文件一般是網表文件，是一種用於電路設計數據交換和交流的工業 標準化格式的文件，或是直接用硬體描述語言 HDL 表達的標準格式的網表文件，或是對應 FPGA/CPLD 器件廠商的網表文件。

HDL 綜合器是 EDA 設計流程中的一個獨立的設計步驟，它往往被其他 EDA 環節調用， 完成整個設計流程。

HDL 綜合器的調用具有前台模式和後台模式兩種，用前台模式調用時， 可以從計算機的顯示器上看到調用窗口介面;用後台模式(也稱為控制模式)調用時，不 出現圖形窗口介面，僅在後台運行。

適配器(布局布線器)

適配也稱為結構綜合，適配器的任務是完成在目標系統器件上的布局布線。

適配通常 都由可編程器件廠商提供的專用軟體來完成，這些軟體可以單獨存在，或嵌入在集成 EDA 開發環境中。

適配器最後輸出的是各廠商自己定義的下載文件，下載到目標器件後即可實現電路 設計。

下載器(編程器)

下載器的任務是把電路設計結果下載到實際器件中，實現硬體設計。

下載軟體一般由可編程邏輯器件廠商提供，或嵌入到 EDA 開發平台中。

第 2 章 可編程邏輯器件

隨著微電子技術的發展，單片集成電路包含的電晶體或邏輯單元(LE)個數越來越多， 使得 PLD 的內部結構也越來越複雜。

如今 PLD 內部的功能模塊越來越豐富，在傳統 PLD 模塊的基礎上增加了片內存儲器(ROM 和 RAM)、鎖相環(PLL)、數位訊號處理器(DSP)、 定時器、嵌入式微處理器(CPU)等模塊。

因此，悉知 PLD 的內部結構和工作原理不是簡 單的學習過程。

另外，由於 EDA 軟體已經發展得相當完善，用戶甚至可以不用詳細了解 PLD 的內部結構，也可以用自己熟悉的方法(如原理圖輸入或 HDL)來完成相當優秀的 PLD 設計。

對初學者而言，首先應了解 PLD 開發軟體和開發流程。

不過了解 PLD 的內部 結構，合理地使用其內部的功能模塊和布線資源，將有助於提高設計的效率和可靠性。

PLD 的基本原理

目前，PLD 尚無統一和嚴格的分類標準，主要原因是 PLD 有許多品種，各品種之間的 特徵往往相互交錯，即使是同一種器件也可能會具備多種器件的特徵。

下面介紹其中幾種 比較通行的分類方法。

1.按集成密度分類

集成度是集成電路一項很重要的指標，PLD 從集成密度上可分為低密度可編程邏輯器 件 LDPLD 和高密度可編程邏輯器件 HDPLD 兩類，如圖 2.1 所示。

LDPLD 和 HDPLD 的 區別，通常是按照其集成密度小於或大於 1000 門/片左右來區分。

PROM、PLA、PAL 和 GAL 是早期發展起來的 PLD，其集成密度一般小於 1000 等效門/片，它們同屬於 LDPLD。

HDPLD 包括可擦除可編程邏輯器件 EPLD(Erasable Programmable Logic Device)、復 雜可編程邏輯器件 CPLD(Complex PLD)和現場可編程門陣列 FPGA 3 種，其集成密度大 於 1000 門/片。

隨著集成工藝的發展，HDPLD 集成密度不斷增加，性能不斷提高。

如 Altera 公司的 EPM9560，其密度為 12000 門/片，Lattice 公司的 pLSI/ispLSI3320 為 14000 門/片等。

目前集成度最高的 HDPLD 可達 5 億電晶體/片以上。

說明:不同廠家生產的 PLD 的稱呼不盡相同。

Xilinx 把基於查找表技術，SRAM 工藝， 要外掛配置用的 EEPROM 的 PLD 稱為 FPGA;把基於乘積項技術，Flash(類似 EEPROM 工藝)工藝的 PLD 稱為 CPLD;Altera 把自己的 MAX 系列(乘積項技術，EEPROM 工藝) 和 FLEX 系列(查找表技術，SRAM 工藝)PLD 產品都稱為 CPLD，即複雜 PLD。

由於 FLEX 系列也是 SRAM 工藝，基於查找表技術，要外掛配置用的 EPROM，其用法和 Xilinx 的 FPGA 一樣，所以很多人把 Altera 的 FELX 系列產品也稱為 FPGA。

2. 按編程方式分類

PLD 的編程方式分為兩類:一次性編程 OTP(One Time Programmable)器件和多次編 程 MTP(Many Time Programmable)器件。

OTP 器件是屬於一次性使用的器件，只允許用 戶對器件編程一次，編程後不能修改，其優點是可靠性與集成度高，抗干擾性強。

MTP 器 件是屬於可多次重複使用的器件，允許用戶對其進行多次編程、修改或設計，特別適合於 系統樣機的研製和初級設計者的使用。

PLD 的編程信息均存儲於可編程元件中。

根據各種可編程元件的結構及編程方式，PLD 通常又可以分為 4 類:

1 採用一次性編程的熔絲(Fuse)或反熔絲(Antifuse)元件的 PLD，如 PROM、PAL 和 EPLD 等。

2 採用紫外線擦除、電可編程元件，即採用 EPROM、UVCMOS 工藝結構的可多次 編程器件。

3 採用電擦除、電可編程元件。

其中一種是採用 EEPROM 工藝結構的 PLD;另一種 是採用快閃記憶體單元(Flash Memory)結構的可多次編程器件。

基於 EPROM、EEPROM 和快閃記憶體件的 PLD 的優點是系統斷電後，編程信息不丟 失。

其中基於 EEPROM 和快閃記憶體的編程器件可以編程 100 次以上，因而得到廣泛應用。

在系統編程(In System Programmable，簡稱 ISP)器件就是利用 EEPROM 或快閃記憶體來 存儲編程信息的。

基於只讀存儲器的 PLD 還設有保密位，可以防止非法複製。

目前的 PLD 都可以用 ISP 在線編程，也可用編程器編程。

這種 PLD 可以加密，並且 很難解密，所以常常用於單板加密。

4 基於查找表 LUT(Look-Up table)技術、SRAM 工藝的 FPGA。

這類 PLD 的優點 是可進行任意次數的編程，並在工作中可以快速編程，實現板級和系統級的動態配置，因 而也稱為在線重配置的 PLD 或重配置硬體。

目前多數 FPGA 是基於 SRAM 結構的 PLD， 如 Altera 的所有 FPGA(ACEX、Cyclone 和 Stratix 系列)、Xilinx 的所有 FPGA(Spartan 和 Virtex 系列)、Lattice 的 EC/ECP 系列等。

由於 FPGA 的 SRAM 工藝的特點，掉電後數 據會消失，因此調試期間可以用下載電纜配置 PLD 器件，調試完成後，需要將數據固化在 一個專用的 EEPROM 中(用通用編程器燒寫，也有一些可以用電纜直接改寫)。

上電時， 由這片配置 EEPROM 先對 FPGA 加載數據，十幾個毫秒到幾百個毫秒後，FPGA 即可正常 工作。

亦可由 CPU 配置 FPGA。

但 SRAM 工藝的 PLD 一般不可以直接加密。

還有一種反熔絲(Antifuse)技術的 FPGA，如 Actel 和 Quicklogic 的部分產品就採用 這種工藝。

但這種 PLD 是不能重複擦寫的，需要使用專用編程器，所以開發過程比較麻煩， 費用也比較昂貴。

但反熔絲技術也有許多優點，如布線能力強、系統速度快、功耗低、抗 輻射能力強、耐高低溫、可以加密等，所以在一些有特殊要求的領域中運用較多，如軍事 及航空航天領域。

為了解決反熔絲 FPGA 不可重複擦寫的問題，Actel 等公司在 20 世紀 90 年代中後期開發了基於 Flash 技術的 FPGA，如 ProASIC 系列，這種 FPGA 不需要配置， 數據直接保存在 FPGA 晶片中，用戶可以改寫，但需要十幾伏的高電壓。

隨著 PLD 技術的發展，在 2004 年以後，一些廠家推出了一些新的 PLD 和 FPGA，這 些產品模糊了 PLD 和 FPGA 的區別。

例如 Altera 最新的 MAX II 系列 PLD，這是一種基於 FPGA(LUT 技術)結構、集成配置晶片的 PLD，在本質上它就是一種在內部集成了配置 晶片的 FPGA，但由於配置時間極短，上電就可以工作，所以對用戶來說，感覺不到配置 過程，可以與傳統的 PLD 一樣使用，加上容量和傳統 PLD 類似，所以 Altera 把它歸作 PLD。

還有如 Lattice 的 XP 系列 FPGA，也是使用了同樣的原理，將外部配置晶片集成到內部， 在使用方法上和 PLD 類似，但是因為容量大，性能和傳統 FPGA 相同，也是 LUT 架構， 所以 Lattice 仍把它歸為 FPGA。

3. 按結構特點分類

目前常用的 PLD 都是從與或陣列和門陣列發展起來的，所以可以從結構上將其分為陣 列型 PLD 和現場可編程門陣列型 FPGA 兩大類。

陣列型 PLD 的基本結構由與陣列和或陣列組成。

簡單 PLD(如 PROM、PLA、PAL 和 GAL 等)、EPLD 和 CPLD 都屬於陣列型 PLD。

現場可編程門陣列型 FPGA 具有門陣列的結構形式，它由許多可編程單元(或稱邏輯 功能塊)排成陣列組成，稱為單元型 PLD。

除了以上的分類法外，還有將可編程邏輯器件分為簡單 PLD、複雜 PLD 和 FPGA 3 大 類，或者將可編程邏輯器件分為簡單 PLD 和複雜 PLD(CPLD)兩類，而將 FPGA 劃入 CPLD。

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