Atrenta為Xilinx FPGA拓展SpyGlass
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加州聖何塞--(美國商業資訊)--面向半導體和消費電子行業的領先SoC實現解決方案提供商Atrenta Inc.今日宣布支持SpyGlass平台與 Xilinx®Vivado®設計套件兼容，包括支持IEEE 1735加密模型和硬宏。
有了這一支持，客戶將能夠利用嵌入的Xilinx加密IP和硬宏對RTL設計執行全面的CDC分析。
隨著FPGA容量不斷增加，越來越多的晶片設計商選擇在FPGA平台上進行片上系統(SoC)設計。
為解決這一不斷增長的複雜性，像Xilinx之類的FPGA供應商正提供越來越多的IP標準功能模塊，以實現最大化的設計重用，降低功率並提高效率。
Xilinx通過加密或硬宏將大量這樣的IP交付給客戶。
傳統上，用於RTL分析和驗證的第三方EDA工具將這些視為黑盒，因為其缺乏對內部的可見性。
這種方法可能易於出錯，就CDC驗證而言尤其是如此，在CDC驗證中，跟蹤進出這些IP的所有路徑十分必要。
Atrenta已與Xilinx合作，通過採用IEEE
1735加密並利用行業標準的硬宏模型，為將這些模塊無縫集成至SpyGlass平台添加支持。
Xilinx設計方法高級營銷總監Tom Feist表示：「Xilinx通過將Vivado設計套件與來自我們聯盟成員公司生態系統的行業領先工具相結合，向公司客戶提供最全面的解決方案。
通過與Atrenta的合作，我們能夠利用Atrenta的SpyGlass CDC為Vivado用戶提供完整、無縫的時鐘域驗證流程的優勢。
」
新一代SpyGlass和Vivado可與Xilinx Tcl Store兼容使用，且支持終端用戶簡單地安裝和啟動SpyGlass。
這一流程利用Xilinx UltraFast™設計方法和 SpyGlass GuideWare方法，可在整個設計中執行準確全面的CDC分析，包括，非RTL硬宏和IEEE 1735加密RTL模塊。
Atrenta公司營銷副總裁Piyush Sancheti表示：「作為RTL Signoff的黃金標準，我們非常興奮能夠將公司的解決方案延伸至快速增長的FPGA設計領域。
跨時鐘域問題和亞穩態問題的驗證對於具有多個異步時鐘域的SoC設計而言是至關重要的。
此次與Xilinx的合作將惠及雙方公司的客戶，讓他們能夠利用行業領先的CDC解決方案的全部潛力。
」
在於加州舊金山舉行的第52屆設計自動化會議(DAC)上，Atrenta與Xilinx將在Atrenta展位(#1732)上展示雙方的合作成果。
如需了解詳情和註冊，請訪問：www.atrenta.com/DAC2015。
這一面向Xilinx FPGA的增強型SpyGlass Flow將提供SpyGlass
5.5版本，計劃於6月底發布。
這些工具可分別從Xilinx與Atrenta處購買。
關於Atrenta Inc.
Atrenta的SpyGlass Predictive
Analyzer®（預測分析軟體平台）能大幅提升世界領先半導體和消費電子公司的設計效率。
複雜的片上系統(SoC)是推動當今消費電子革命的一大動力，該公司的專利解決方案能為複雜SoC嚴格的性能、能耗和面積要求提供早期的深入設計見解。
全球有逾280家公司和數千名設計工程師依賴SpyGlass幫助在部署傳統的EDA工具前降低風險和成本。
通過增加GenSys®和BugScope®，RTL修改和驗證效率也得到提高，能幫助工程師和管理者找到最快、成本最低的複雜SoC實施途徑。
SpyGlass源自Atrenta：見解、效率、信心。
www.atrenta.com
© 2015年Atrenta Inc.。
保留所有權利。
Atrenta、Atrenta標識、SpyGlass、SpyGlass Predictive Analyzer、GenSys和BugScope均為Atrenta Inc.的註冊商標。
所有其他標識和名稱均為各自所有者的財產。
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