EDA工具完全依賴國外產品，國產CPU還安全麼？

出品：科普中國

製作：鐵流

監製：中國科學院計算機網絡信息中心

說到CPU、SOC想必很多人不會陌生，但如果提到EDA工具，可能很多人就從未聽說過了。

其實，EDA工具在晶片設計中發揮著巨大的作用，甚至可以說，如果沒有EDA工具，超大規模集成電路設計就幾乎是一件不可能完成的任務。

那麼，什麼是EDA工具？中國在EDA工具上和國外差距有多大？在EDA工具上完全受制於人會存在安全風險麼？

什麼是EDA工具

EDA工具是電子設計自動化（Electronic Design Automation）的簡稱，是從計算機輔助設計（CAD）、計算機輔助製造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發展而來的。

利用EDA工具，工程師將晶片的電路設計、性能分析、設計出IC版圖的整個過程交由計算機自動處理完成。

由於上世紀六十七年代，集成電路的複雜程度相對偏低，這使得工程師可以依靠手工完成集成電路的設計、布線等工作。

但隨著集成電路越來越複雜，完全依賴手工越來越不切實際，工程師們只好開始嘗試將設計過程自動化，在1980年卡弗爾.米德和琳.康維發表的論文《超大規模集成電路系統導論》提出了通過程式語言來進行晶片設計的新思想,加上集成電路邏輯仿真、功能驗證的工具的日益成熟，使得工程師們可以設計出集成度更高且更加複雜的晶片。

1986年，硬體描述語言Verilog問世，Verilog語言是現在最流行的高級抽象設計語言。

1987年，VHDL在美國國防部的資助下問世。

這些硬體描述語言的問世助推了集成電路設計水平的提升。

隨後，根據這些語言規範產生的各種仿真系統迅速被推出，這使得設計人員可對設計的晶片進行直接仿真。

隨著技術的進步，設計項目可以在構建實際硬體電路之前進行仿真，晶片布線布局對人工設計的要求和出錯率也不斷降低。

時至今日，儘管所用的語言和工具仍然不斷在發展，但是通過程式語言來設計、驗證電路預期行為，利用工具軟體綜合得到低抽象級物理設計的這種途徑，仍然是數字集成電路設計的基礎。

一位從事CPU設計的工程師表示，「在沒有EDA工具之前，搞電路要靠人手工，對於大規模集成電路有上億電晶體的設計用手工簡直是不可為的......可以說有了EDA工具，才有了超大規模集成電路設計的可能」。

中國EDA工具完全依賴國外

中國半導體行業協會IC設計分會理事長、清華大學微電子所所長魏少軍曾表示，「我們要改變以往那種使用先進工藝就代表是先進水平的錯誤認識，Intel用0.13微米工藝能作出2GHz而我們要用45nm才能實現，這就是差距...... 快速提升我們自己的IC基礎設計能力迫在眉睫，這是改變目前中國IC設計業嚴重依賴EDA工具和製造工藝才能實現晶片性能提升的根本途徑，而依賴並濫用IP則導致了中國SoC設計的同質化」。

清華大學微電子所所長魏少軍提到的「依賴並濫用IP則導致了中國SoC設計的同質化」指的是國內眾多IC設計公司大多依賴於ARM的IP授權開發SOC，由於都是購買ARM的Cortex A53、A72、A73等產品，同質化是必然的。

「中國IC設計業嚴重依賴EDA工具和製造工藝才能實現晶片性能提升的根本途徑」指的是很多中國國產SOC/CPU性能的提升嚴重依賴於購買更好的EDA工具和採用更好的製造工藝。

對於依賴更好的製造工藝和嚴重依賴國外IP，因不屬於本文範圍不做討論，重點說下中國在EDA工具上完全依賴國外產品。

EDA軟體方面早已形成了三巨頭——Synopsys、Cadence、Mentor。

Synopsys是EDA三巨頭之首。

國內從事EDA軟體開發的華大九天和這三家現在不是一個數量級的。

誠然，華大九天也想在某些點工具上做些突破，但就整體技術實力而言幾乎像蚍蜉撼樹——目前，國內根本沒有深亞微米的EDA成體系的設計平台。

正是因為國內從事EDA工具開發的公司在Synopsys、Cadence、Mentor面前實力過於懸殊，國內IC設計公司幾乎100%採用國外EDA工具。

而且在相當長的一段時間裡，看不到縮小和Synopsys、Cadence、Mentor技術差距的可能性。

為何在EDA工具上追趕這麼難

開發出性能優越的EDA工具，一方面要有良好的算法，另一方面需要和工藝相結合。

雖然在算法方面有可能取得一定的技術突破，但EDA設計的後端工具要和工藝相結合，但國內自主工藝很少有深亞微米的工藝，大多是180nm和130nm。

雖然中芯國際有40nm，而且宣稱有28nm，但可能沒有量產過，或者量產的都是小晶片。

目前中芯國際最先進的工藝線都是引進的，還簽署一定限制條款。

正如國家要發展必然離不開完善的基礎建設，這是發展的基礎，EDA工具的研發進步就需要國內自主研發的製造工藝做基礎，由於沒有自主研發的先進位造工藝，所以和工藝結合的那部分就根本不可能取得技術突破。

那如果有了自主研發的先進工藝，就能夠開發出良好的EDA工具了麼？事情沒這麼簡單。

即便有了自主研發的先進工藝，撇開工藝結合，光在算法技術上和國外三巨頭的差距也很遠。

而且算法和工藝相結合很難，需要非常高深的數學理論，這是目前國內很難做到的。

另外，技術發展也離不開商業因素，在國外三巨頭占有統治地位的情況下，全球市場早已被國外產品占據，因此，就國產EDA工具而言，目前還看不到趕超西方的可能性。

依賴國外EDA工具是否存在風險

既然如此，完全依賴於國外EDA工具是否存在商業上風險呢？其實，對於這點，國內沒有必要過於憂慮，由於不能明說的原因，對於國內IC設計公司而言，並不怕國外進行制裁。

也許又有人會問：如果Synopsys、Cadence、Mentor在EDA工具里埋地雷，而國內IC設計公司恰恰用這些被埋雷的EDA工具設計晶片，那麼晶片的安全性還有保障麼？對於這個課題，其實有專門針對設計和版圖的安全性的研究，打比方說，如果是DC工具在你的設計里埋個雷，人肉檢查是搞不定的，因此，有專門做硬體木馬檢測技術的研究。

不過，這些研究目前還處在低級階段，只能和目前現存木馬匹配，存在很大限制。

總而言之，就產業發展的現狀而言，國產EDA工具和Synopsys、Cadence、Mentor的產品差距過於懸殊，而且看不到趕超西方的希望，國內IC設計公司基本在使用國外EDA工具。

雖然在商業化上不存在被卡脖子的可能性，但採用國外EDA工具設計國產晶片而產生的安全風險卻是不可不提防的。

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