台積電5nm工藝速覽：引入更多EUV掩膜，密度提升1.84x

2020-09-19

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最近有業內消息稱，台積電將會在下個月開啟5nm製程的大規模量產，上周六，WikiChip將他們從各種會議上掌握到的台積電5nm工藝信息整理成了文章，本文就簡單介紹一下台積電5nm製程的一些特性與它達成的目標。

圖片來自於WikiChip，下同

WikiChip預測台積電的5nm工藝密度將達到171.3MTr/mm²，而在IEDM上面，台積電公開密度提升有1.84倍，與WikiChip預測的1.87倍十分相近。

台積電N5工藝使用的EUV掩膜

根據台積電在IEDM會議上面的發表，WikiChip推測它的柵級間距為48nm，最小鰭片間距為30nm，相對於N7工藝，前者是0.84x，後者則是0.75x。

單元高度仍為6T，與N7工藝相同，另外N5 HPC可能將會把單元高度擴大到7.5T。

然後看到工藝在性能和功耗上面的改進，在IEDM上面，台積電介紹N5在同能耗下能夠提升15%的頻率，在同頻率下降低30%的能耗。

另外，對於由60%邏輯電路、30%SRAM和10%I/O電路組成的典型移動SoC，N5能夠讓它的尺寸減小35%~40%。

N5除了N7時代就有的uLVT（ultra-LVT）工藝外，還新增了一種eLVT（extreme-LVT）工藝，相比起N7 uLVT，它能夠提升25%的頻率，而在不追求極限密度的N5 HPC工藝下，它相比uLVT還能提高10%的頻率。

台積電強調N5將會大規模使用EUV光刻，而實際上這將會是台積電的首個主要EUV節點。

因為N7+不兼容原有的電路設計，基本上沒幾個客戶用，而台積電也將N5設計為N7主要的遷移節點。

通過大規模引入EUV光刻，台積電成功地減少了N5所需的掩膜數量，上圖是將N16所需的約60層掩膜作為底數算出來的情況，如果N5沒有使用EUV光刻，那麼它所需的掩膜數量將從N7的1.45x激增到1.91x。

而在EUV光刻的幫助下，N5使用的掩膜數量甚至比N7的87層還要少，約為1.35x/81張。

台積電使用了約10層EUV掩膜，它們成功取代了至少4倍的DUV層。

另外，台積電還在N5上面引入了高遷移率通道（High-mobilityChannel）這項新技術來改善驅動電流的情況。

官方並沒有給出具體實現情況，不過WikiChip認為台積電可能為pMOS期間使用了SiGe通道，也就是引入鍺元素。

它將會帶來約18%的性能提升，相當可觀。

N5的其他改進還有Scaling Boosters和內部互聯，不同都沒有公布太多細節。

N5對於SRAM生產有兩種庫，高密度（High-Density）和高性能（High-Performance）庫，前者的單元面積為0.021μm²，後者的面積為0.025μm²，無論採用哪種庫，其密度都是迄今為止最高的。

在N5製程下，用作L1緩存的SRAM可以在0.85V電壓下跑到4.1GHz，如果將電壓提高到0.9V，其頻率還可以進一步提升到4.2GHz。

台積電測試晶片的規格

在年內我們應該能看到應用台積電N5工藝的SoC，比如說蘋果的A14和華為的下一代旗艦SoC。

要上桌面端的話，還是要等等，高密度帶來的一個問題就是高積熱，這是很難解決的。

如果台積電的N7還不能說是完全領先於其他家的話，那麼N5是真的拉開了很大的差距，三星的N5密度比台積電的低太多了，而Intel的7nm也許可以追上，但是還要很長的時間。

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2020-08-31

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