7nm那不叫事晶片技術的重大突破1nm電晶體誕生

2020-10-15

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近年來，關於摩爾定律是否還適用於當今的晶片製造業，專家們也是各發其言。

如此來看，科技界的規則要在新時代失效了？正當我們疑惑之時，沉寂許久的計算技術界突然傳來了一個好消息，來自勞倫斯伯克利國家實驗室的一個團隊打破了物理極限，將電晶體製程從14nm縮小到了1nm。

在集成電路領域中，特徵尺寸的意識是指半導體器件中的最小尺寸。

而在CMOS工藝中，特徵尺寸的典型代表為「柵」的寬度，也就是MOS器件的溝道長度。

一般人們在談及CPU的更新換代的時候，也會講到類似的話：特徵尺寸越小，晶片的集成度就越高，性能越強，而功耗卻越低。

納米製造工藝是什麼意思

所謂的多少nm指的是CPU上形成的互補氧化物金屬半導體場效應電晶體柵極的寬度，簡稱柵長，柵長越短，代表在相同尺寸的矽片上能集成更多的電晶體，Intel曾經宣稱將柵長從130nm減小到90nm時，相對應的電晶體所占得的面積也隨之減小了一半；同理，當晶片的電晶體集成度處於相當的情況下，使用更先進的製造工藝，帶來的就是晶片面積和功耗會越小，而成本也就越低。

所以你很難想像到1nm到底有多小，以人類的頭髮舉例，後者的寬度僅為約5萬納米。

而體積的小，也很好的滿足了未來輕薄化的需求。

突破物理材料限制

製程，它並不是無限制的縮小，當電晶體縮小到20納米左右，量子物理問題截然而來，此時的電晶體出現漏電的現象，抵銷縮小體積時獲得的效益。

因為電晶體由三個終端組合而成，一個源極，一個漏極和一個門極。

電流從源極流向漏極，此時流量由門極來控制，通過開啟和斷開對所施加的電壓做出反應，此時電子將失去控制。

為了改善這個問題，在傳統的工藝中，雖說接觸面只有一個，但是採用了FinFET（Tri-Gate）技術後，接觸的面變的更加的立體，能夠輕易的增加接觸的面積，使Source-Drain端變得更小，對縮小尺寸有很大的幫助，也很好的減少因物理現象導致的漏電現象。

現有的電晶體製造

電晶體的製程大小一直是影響計算技術進步的重要因素。

在集成電路領域中，電晶體越小，在同等體積的晶片上集成的越多，帶來的結果就是處理器的性能和功耗得到巨大的進步。

從目前晶片的製造工藝來看，7nm已經是物理極限，一般當電晶體的大小低於7nm，它在物理形態上會非常的集中，從而產生量子隧穿效應，這給晶片製造工藝帶來了巨大的挑戰，就需要突破邏輯門電路設計。

早前，幾家晶片巨頭表示它們將尋找替代矽的新原料來製作7nm電晶體，現在勞倫斯伯克利國家實驗室已經走在了前面。

成功將製程微縮至1納米，就是在於納米碳管與二硫化鉬（MoS 2）等材料的運用，是提升電晶體性能和延續摩爾定律的關鍵材料，也是此次研究成功的關鍵要素。

不過，這項研究仍處於初級階段，畢竟現在晶片市場還是14nm製程統治著，加上14nm的晶片上就已超過了10億多個電晶體，要想將電晶體縮小到1nm，大規模量產的話，困難還是比較大的。

總而言之，該項研究具有非常重要的指導意義，而新材料的發現，將在未來發揮其重大力量，大大的提升計算機的運算能力，也讓摩爾定律繼續它的傳奇預言。

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