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台積電實現5mm晶片，突破摩爾定律的物理極限7nm矽基晶片

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從目前的晶片製造來看，實現摩爾定律，晶片製造工藝必須不斷提升。

工藝節點從90nm、65nm、40nm、28nm、16nm到現在的7nm，晶片廠家不遺餘力地減小電晶體柵極寬度來達到工藝的升級，但到了7nm之後，電晶體的漏電問題越來越嚴重，單純靠減少電晶體柵極寬度的方法已經無法提升晶片製造工藝。

這個時候各廠家各顯神通，採用不同的方法解決漏電問題。

intel的高介電薄膜、SOI、鰭式場效電晶體技術等等技術應運而生。

不過難度越來越大，各大廠家受阻嚴重，GlobalFoundaries放棄7nn研發，intel的10nm一推再推，目前7nm量產順利的主要就是台積電和三星了。

台積電的5nm預計明年Q1量產，華為的最新麒麟990預計將採用5nm工藝。

而最新的新聞，台積電的3台積電的5nm預計明年Q1量產，華為的最新麒麟990預計將採用5nm工藝。

而最新的新聞，台積電的3nm工藝已經啟動，預計2022年量產，後面的工藝進步越來越難，需要新的技術上的突破。

合晶芯城小編將結合之前所披露的5nm信息及圖表，對台積電5nm工藝進行一個簡短的解讀。

5nm製程的一些細節，在CPP 50nm，MP 30nm，SDB的情況下邏輯密度提升到了7nm的1.79倍，這次他們提供的是更激進的1.84倍，在工藝上有更多的微縮和改進。

台積電的5nm主要是瞄準AI和5G這兩大熱門

結合之前Scotten的預測，5nm的標準單元應該還是6T。

而此處展示的圖應該不是5nm節點的。

證據是（圖中紅圈）：左圖的右下方還殘留著刻度尺，大概可以看到是0.2um，量測下來，左圖的標準單元高度大概 245nm。

目測是台積電的7nm 6T標準單元的M1層。

文中所說5張193i光罩也暗示了其工藝為SALELE，金屬節距大概在40nm左右。

這也解釋了，為什麼可以一張EUV光罩可以搞定。

當然這裡也體現了台積電的EUV工藝能力，因為之前有一些報導稱，EUV的T2T最多只能做到30nm，這是達不到目前設計的要求的。

上圖中EUV T2T已經做到跟靠Cut做出來的T2T相當了。

所以在真正5nm時其只需要兩張EUV光罩做LELE或者SALELE即可，摒棄Cut工藝。

從EPE的control方面看SALELE有其天然優勢，從成本和through put方面LELE更占優勢。

當然很遺憾，右邊的EUV圖沒有刻度，所以不清楚其對應尺寸是多少，當然也很難判斷是7nm的EUV改進版還是5nm版。

合晶芯城小編認為，如果1張EUV替換5張193i光罩是完全對應的圖片的話，右圖比較高的可能性是7nm的EUV改進版。

0.021um2 的SRAM確實是當今最小的，去年IEDM披露的其7nm SRAM面積是0.027um2。

其CPP為57nm，fin pitch為30nm。

HDSRAM 16F2算出來是0.02736 um2，比較符合0.027um2的數值，今年如果拿50nm的CPP和27nm Fin Pitch來算，得出的面積是0.0216um2，好像四捨五入不應該是0.021um2。

所以這裡其SRAM的版圖在EUV引入之後有特殊優化。

當然也有可能跟epi工藝有關，fully guided Epi 可能可以幫助減小連根PMOSfin之間的間距。

目前總的來說，台積電的工藝研發進度還是很快，也有一些新的技術嘗試，讓我們一起期待12月份的IEDM。

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