三星的先進工藝藍圖

來源：本文由公眾號半導體行業觀察（ID：icbank）翻譯自「wikichip」，作者：David Schor，謝謝。

三星在7nm的緩慢進步與EUV的準備狀態緊密相關。

在過去的一年裡，我們看到產量慢慢地提高到可以接受的水平。

當前部署的NXE：3400B系統的工作功率為250 W或更高。

這一點，以及諸如正常運行時間等其他幾項改進，意味著EUV現在已經為大批量生產做好了準備。

隨著三星終於通過Exynos 9825將其7nm工藝推向市場，現在該關注下一代工藝節點了。

路線圖

該路線圖與我們去年報告的路線圖非常相似，但是有許多有趣的變化。

從總體上講，三星將堅持他們幾年前概述的戰略——生產4個主要節點，並通過各種PPA增強功能衍生出規模較小且增量較大的後續節點。

為此，三星目前正處於7LPP階段。

路線圖中的第一個修改是插入一個新的6nm節點。

三星今年早些時候在台積電宣布其6nm節點的同一周插入了6nm節點。

三星6LPP只是引入了SDB，從而使密度提高了1.18倍。

另一個變化是刪除了4LPP節點，只在路線圖上保留了4LPE，稍後我們將對此進行更詳細的討論。

最後，三星將3GAAE和3GAAP更名為3GAE和3GAP。

三星的路線圖是過去三家領先公司中風險最低的路線圖。

每個進化節點都是高度漸進的，通常只引入一個變化。

這使得他們可以通過剝離一些先前引入的可擴展的助推器，並在後續節點上添加它們來降低新節點的風險。

這樣做的缺點是三星的主要節點相當分散，在PPA方面，它們落後於台積電。

5LPE

從總體上看，5LPE節點實際上是三星7nm工藝的延伸，並計劃在借鑑7LPP的基礎上，作為第二代EUV工藝。

為此，5LPE使用相同的7LPP電晶體、SRAM並提供GR兼容性。

然而，5LPE確實引入了一些新的增強功能。

最大的改進是新的6T UHD庫，它帶有SDB、36nm M2，以及有源區圖案（RXN / RXP）邊緣上的CB。

對於超低功耗/常開電晶體，三星還增加了單鰭片器件。

PPA

5LPE與7LPP相比具有許多優勢，具體取決於所選擇的遷移路徑。

通過改進電晶體，三星聲稱在使用5LPE 7.5T庫時，其7LPP工藝的性能提高了11%。

或者說，遷移到6T庫將使密度提高0.7倍。

5LPE
	7.5T (HD)	6T (UHD)
FP	27 nm
CPP	60 nm	54 nm
M1	40 nm (Bi)	40 nm (Uni)
M2	60 nm	36 nm

這兩個庫之間的差異很小，並且具有與7LPP相同的電晶體——相同的FP，相同的PP，但外形略有改善。

HD庫為3p + 3n，具有60nm的多晶間距（poly pitch）和MDB。

UHD是具有SDB的2p + 2n，並使用了54nm的更緊湊的多晶間距（poly pitch）。

了解三星標準單元庫演進的更好方法是通過性能/有源擴散線（active diffusion line）/單元比較。

目前的趨勢是在7 HP上使用10條擴散線，在7 HD或5 HD上使用9條擴散線，在5 UHD上使用8條擴散線。

與三星的10nm相比，它的7LPP每個鰭片有更高的驅動電流，因此，從每個單元相同數量的擴散線開始即可提供更高的性能。

隨著收縮，每個單元的PPA會更好。

8nm和7nm的高密度電池都去掉了一個鰭片，在與之前的節點性能類似的情況下，提供了更好的面積。

新的5nm UHD單元通過去除另一個鰭片進一步延續了這一趨勢，當與略微增強的電晶體結合使用時，可提供略微更好的功率區域改善（但不是性能），至少在理論上和總體上是如此。

新的超高密度（UHD）6T庫取代了以前的具有9條擴散線的7LPP HD庫。

新的UHD庫刪除了另一條擴散線，從而產生了216nm的單元高度。

這裡的新功能是在有源RXN / RXP邊緣上引入CB。

三星還增加了單鰭低泄漏器件，據報導，這種器件可降低多達20％的功耗。

根據我們的估計，三星5nm節點UHD單元的密度已達到接近130 MTr /mm²，這是三星第一個密度超過英特爾10nm和台積電7nm的節點。

值得補充的是，明年年初，台積電將升級其N5節點，該節點的密度比三星提供的任何產品都要高。

鑒於這一時機，我們還預計台積電將在三星5LPE之前推出N5。

三星節點密度（WikiChip分析）

4LPE

三星的最後一個FinFET節點將是4LPE節點。

4LPE與5LPE相似，但是將M1的間距從40nm縮小到28nm，M3的間距從36nm縮小到32nm。

我們還聽說三星計劃將鰭片間距減小到25nm，但我們無法正式確認。

根據我們目前掌握的為數不多的數字，我們估計4LPE具有137mtr/mm²的單元級電晶體密度。

預計到2021年左右，與台積電 N5和英特爾7nm節點相比，這將是密度最低的工藝。

*免責聲明：本文由作者原創。

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